高启全（Charles Kao）被普遍视为“台湾DRAM产业之父”，他近日驳斥了外界关于台积电（TSMC）将进军存储领域的预期，直言这家全球最大的芯片代工商“做不了3D DRAM”。尽管如此，另一位半导体专家认为，台积电完全有可能推出一款新型BEOL存储器。
此外，高启全警告称，中国的长鑫存储（CXMT）将在约两年后大举冲击市场；不过，他对于长鑫存储目前显然正满怀热情推进的4F²存储单元架构是否可行，仍持怀疑态度。
高启全：即便台积电拥有全球最先进的晶圆制造能力，也不意味着它具备DRAM量产竞争力。
我们上周曾提到，市场对台积电可能进军3D DRAM领域一度抱有初生的狂热情绪，但这家芯片代工商很快便浇灭了这一期待。
如今，高启全给出了明显偏保守的看法。他指出，支撑存储器的工艺技术与逻辑芯片所用的工艺技术完全不同，而DRAM的行业门槛极高，仅靠先进的逻辑工艺技术无法跨越。
高启全承认，台积电早年确实涉足过一些与DRAM相关的工艺，但并未持续深耕这一领域。因此，高启全现在相当明确地认为，台积电“做不了3D DRAM”。
当然，这一断言很快便遭到另一位半导体专家陈福瑞（Frederick Chen）博士的反驳。他认为，台积电推出一款新型BEOL存储器的可能性非常大。
正如我们近期所解释的，早在2025年，台积电就展示了一种新型存储架构，采用氧化物半导体以及由一个晶体管和一个电容构成的存储单元（1T1C）。
关键在于，台积电显然并非将DRAM作为完全独立的芯片来制造，而是正致力于把存储阵列集成到逻辑芯片的BEOL互连层中。
需要指出的是，传统硅基晶体管存在待机漏电问题。而台积电的方案采用非晶氧化物半导体（AOS）沟道，通过专门的低温工艺制造，以确保脆弱的互连层不会被超过400摄氏度的高温损伤。这种沟道据推测可实现超低关断电流，意味着该存储单元几乎不存在栅致漏极泄漏（GIDL）。
SRAM通常每个比特单元需要6个晶体管，并在处理器裸片上占据大量物理面积。而台积电的1T1C配置采用电容位于位线上方的结构，可在相同面积内集成显著更多的存储容量。
高启全认为，长鑫存储等中国存储厂商将在约两年后大举冲击市场。
此外，高启全指出，长鑫存储正在大举扩张产能，这与近期媒体报道相符——这家中国DRAM巨头正在建设多座新晶圆厂，目标是总产能达到约每月60万片晶圆。
高启全认为，这批即将到来的产能将在2028年前对供需格局产生显著影响：
“两年！两年内就会大量涌出。”
有趣的是，高启全认为长鑫存储在先进工艺技术上仍将落后于同行，并且不看好其转向4F²存储单元架构的举措，指出该技术的电容结构和漏电问题难以克服。
为便于不了解的读者理解，4F²工艺是一种下一代存储单元架构，其中单个存储单元（一个晶体管和一个电容）的元件采用垂直堆叠而非水平排列。这一设计转变将单个存储单元的表面积缩小为一个完美的正方形，其边长为最小特征尺寸的2倍，面积为最小特征尺寸平方的4倍（4 × F²），并且恰好由2条位线和2条字线构成。
需要指出的是，位线和字线是用于操作每个存储单元内晶体管的互连结构。仅通过改用4F²结构，DRAM制造商就能将单元面积缩减30%至40%，并将每颗集成电路的单元密度提升30%至50%。
台积电认为AI芯片需求“永不满足”。此外，台积电联席首席运营官张凯文（Kevin Zhang）近日在2026年日经论坛全球管理对话上表示，“市场对我们最先进节点硅片的需求永不满足”，并补充道：
“（客户）想尽可能多地掌握任何可获得的算力。这确实是一个永不满足的环境。”
简而言之，张凯文表示，台积电能制造的每一款用于驱动人工智能的芯片都面临强劲需求，这对于“AI基础设施建设将持续带来持久需求”的论点而言是个好兆头。
