本周早些时候有消息称，台积电（TSMC）似乎要进军3D DRAM业务，当时被大肆宣扬为确凿证据，证明存储领域终于摆脱了令人忌惮的大宗商品地位。
然而，台积电随即发布了一份语焉不详的否认声明，给这股刚刚燃起的乐观情绪泼了冷水。但即便如此，这份声明的措辞本身仍让我们有理由继续期待该领域会有所动作，尤其是这家全球最大的芯片代工商已经在研发一种新型后段制程（BEOL）存储方案，有望让SRAM退出历史舞台。
台积电的BEOL存储方案可以利用处理器裸片本身更大的占位面积，从而减少独立单片3D DRAM原本所需的层数。
台积电向Tom's Hardware发表以下声明，以澄清有关其将进军3D DRAM业务的报道：
“请注意，台积电始终专注于我们的核心业务，即专业集成电路代工。”
“我们的使命是成为全球逻辑IC行业长期值得信赖的技术与产能提供者。”
值得注意的是，这份声明甚至只字未提DRAM一词。在明眼人看来，这更像是一种搪塞。台积电显然不想断然否认其在存储领域的努力，尤其是在它正推进这样一条技术路线的情况下，尽管并不涉及任何与DRAM相关的知识产权或专利。
在2025年超大规模集成电路技术与电路研讨会上，台积电展示了一种新型存储架构，采用氧化物半导体以及由一个晶体管和一个电容器构成的存储单元（1T1C）。
关键在于，台积电并非将DRAM作为完全独立的芯片来制造，而是致力于将存储阵列集成到逻辑芯片的BEOL互连层中。
需要指出的是，传统硅基晶体管存在待机漏电问题。但台积电采用了非晶氧化物半导体（AOS）沟道，通过专门的低温工艺制造，以确保精密的互连层不会被超过400摄氏度的高温损坏。该沟道实现了超低关断电流，这意味着该存储单元几乎没有栅致漏极泄漏（GIDL）。
SRAM通常每个比特单元需要6个晶体管，并在处理器裸片上占据大量物理面积。而台积电的1T1C配置——采用电容位于位线上方的结构——可以在相同占位面积内集成显著更多的存储容量。
据台积电称，这款将存储与逻辑集成于单一裸片的测试芯片工作在0.75伏电压下，数据保持时间超过128毫秒，随机读写周期时间低于8纳秒，耐久性超过10¹⁴次循环。这家芯片代工商将这一新型存储方案定位为比SRAM更密集、更高效的替代方案。
这本质上就是3D DRAM，尤其是因为它利用了互连层上的垂直堆叠，只不过并非典型单片DRAM裸片堆叠的方式。
此外，半导体专家弗雷德里克·陈（Frederick Chen）博士也发表了看法，指出BEOL存储方案可以利用处理器裸片更大的占位面积：
“BEOL存储的特点在于，它们现在可以利用处理器裸片更大的占位面积，而不是DRAM通常小得多的裸片。这可能是10倍以上的差距。因此，它们不需要像独立单片3D DRAM那样多的层数。”
总而言之，台积电很可能正接近这一新型BEOL存储架构的商业化，而The Information获得了一条佐证信息——尽管细节稀少——这使得台积电得以发布一份实际上并未否认任何实质内容的否认声明。
