英特尔（Intel）负责制造开发与客户对接的副总裁兼总经理克里斯·奥思（Chris Auth）认为，相比台积电（TSMC），他的公司更适合使用High NA EUV光刻机。奥思是在Dwarkesh播客节目中发表上述言论的，他在节目中解释说，由于英特尔的产品依赖背面供电技术，因此可以直接用High NA EUV来印制电路。
该播客节目还邀请了英特尔首席技术官（CTO）普什卡尔·拉纳德（Pushkar Ranade），他表示，追赶台积电是规模问题，而非技术问题。
英特尔副总裁称背面供电让公司得以使用High NA EUV设备
由于High NA EUV光刻机提高了晶圆上的光分辨率，使间距能够落在16纳米至8纳米之间，芯片制造商因此可以单次曝光来节省成本。在光刻中，间距是指两个特征之间的间隔，而像台积电这样的制造商往往分阶段印制特征，因为单阶段印制不必像单次印制那样遵守更严格的间距要求。
在Dwarkesh播客节目中，英特尔的克里斯·奥思评论说，他的公司能够依赖High NA，因为其间距要求不像台积电那么严格。这使得容错要求更为宽松，因为较宽的间距降低了对印制电路精度的要求。
据他所说：
“我们采用背面供电，这意味着你实际上缓解了正面的一些间距要求。这让你可以直接用High NA来印制。而台积电必须采用严得多的间距，因为他们没有背面供电，无法用High NA做到这一点，所以只能使用双重曝光EUV。”
奥思补充说，14A“如今已是PDK中的一个选项，我们正将其作为与客户逐一讨论的事项来处理。”
通过背面供电，英特尔将芯片上的供电电路转移到硅晶圆的背面。这为晶圆“正面”的电路腾出了空间，那里正是计算晶体管以及晶体管之间传输数据的电路所在之处。奥思的言论证实，该公司目前正专注于将这项技术用于14A工艺，而此前一些报道曾讨论将其用于18A节点。
继续谈到台积电，英特尔首席技术官普什卡尔·拉纳德也谈到了其公司在全球芯片代工产业中与这家台湾企业竞争的努力。拉纳德承认，台积电“如今的晶圆制造规模比我们大得多”，并补充说“在规模上追赶将是一个缓慢的过程，也是一个渐进的过程”。
不过，他补充说，在技术追赶方面，英特尔“已经到位”。虽然英特尔“在性能、功耗或面积密度上可能差几个百分点，但你要知道，这种某某代工厂领先、某某代工厂落后的基准比较”，只有当一家公司落后“整整一代”时才有意义。
拉纳德强调，执行力是英特尔与台积电的关键差异，他说：
“所以你知道，你可能差几个百分点，但你必须按时交付。你的执行力必须做到良率非常高，以支撑非常大且非常迅速的产能爬坡。因此，这实际上比在性能或面积上追赶几个百分点更重要。”
尽管英特尔一再对其14A制造工艺技术表达乐观，但供应链报告也表明，台积电正在加快其生产时间表，这为拉纳德的说法增添了分量。
半导体行业近期的一项重大进展是n型和p型晶体管的堆叠。这两种晶体管是现代制造的支柱，而IBM最近宣布将堆叠方案纳入其0.7纳米工艺节点的计划中。
英特尔组件研究副总裁兼公司院士杰克·卡瓦列罗斯（Jack Kavalieros）讨论了这一方案存在的问题。据他所说：
“过去在顶部甚至在底部的连接——正如你们从我们的新闻稿中看到的那样——现在必须在晶体管之间垂直穿过。这是一个新的挑战。因为创建沟槽并填充沟槽的深宽比变得越来越困难。所以这并不像堆叠晶体管那么简单，因为你仍然要考虑如何将它们互连。”
他补充说，填充的问题可能会留下气隙和孔洞。
