计算巨头国际商业机器公司（IBM）在其下一代芯片制造技术上取得关键进展，该技术旨在为计算芯片和存储芯片带来显著提升。该公司于6月发布了0.7纳米“纳米堆叠”芯片制造技术，如今已开始向有意向者提供该技术的工艺设计套件（PDK），时间定于2027年第一季度。
IBM推进0.7纳米技术，助力芯片企业在大规模采用前熟悉技术
IBM的0.7纳米技术是当前芯片制造技术的延伸，目前量产中最先进的是2纳米。在2纳米之后，英特尔（Intel）和台积电（TSMC）等制造商计划推进至18A、A16和A14等工艺。从营销术语来看，这三者以埃（angstrom）为计量单位来定义技术，1纳米等于10埃。
就此而言，IBM的0.7纳米技术在以测量为基础的营销命名体系中相当于7埃，旨在为SRAM芯片的晶体管密度、性能、功耗和微缩化带来显著提升。
IBM在一份公告中表示，计划为0.7纳米技术提供工艺设计套件（PDK）。这些套件使英伟达（NVIDIA）和AMD等芯片制造商能够设计其产品。套件包含设计规则手册、设计规则检查以及通过楷登电子（Cadence）和新思科技（Synopsys）等公司制造的电子设计自动化（EDA）工具生成布局的脚本。
IBM概述称，PDK将于2027年第一季度提供，使芯片设计人员能够评估其面向7埃芯片的纳米堆叠技术。纳米堆叠技术将产品中的晶体管垂直堆叠后再错位排列。通过纳米堆叠，该公司旨在进一步优化n型和p型晶体管。
在半导体制造中，n型（下拉网络，NMOS）晶体管通过向硅中掺杂能够提供一个自由电子用于导电的元素来构建。p型（上拉网络，PMOS）晶体管则依赖电子空位，两者结合可确保空闲芯片不携带静电荷。
通过纳米堆叠，IBM声称n型和p型晶体管可以依次堆叠，从而不仅节省空间，还能实现进一步优化。由于制备n型和p型晶体管需要向硅中掺杂不同的元素，将二者分离便为试验新型材料提供了可能。
转向存储芯片，7埃技术有望实现SRAM微缩化40%。对于逻辑芯片，2纳米等技术仍能让制造商缩小晶体管尺寸，从而带来功耗和性能收益；但对于SRAM芯片，栅极长度小于3纳米会导致电流泄漏、功率损耗、信号传播等问题。
具体而言，SRAM模块内精细的电路尺寸意味着掺杂剂的微观差异和线路粗糙度会对性能产生重大影响。因此，尽管包括GPU在内的逻辑芯片已受益于节点过渡和尺寸缩小，SRAM的尺寸却一直停滞不前。由于现代AI芯片需要SRAM作为片上缓存，平坦的SRAM往往占据总裸片面积的很大一部分。
例如，据估计SRAM占英伟达Hopper H100 AI芯片裸片面积的10%，而在流式多处理器（SM）核心中加入L1缓存后，这一比例升至12%至15%之间，足以与高带宽内存（HBM）所占面积相匹敌。
