中国半导体设备制造商北方华创科技集团（Naura Technology Group）声称已开发出一种用于制造3D DRAM芯片的两步蚀刻工艺。3D DRAM芯片是下一代DRAM技术，旨在突破当前芯片在存储单元密度方面面临的瓶颈。
北方华创在IEEE期刊上发表的一篇论文，阐述了在3D DRAM的64层结构上进行均匀蚀刻所取得的进展，将其关注点转向垂直制造，以突破非EUV光刻技术所面临的横向限制。中国芯片设备制造商北方华创详解半导体蚀刻工程技术突破，该技术或助力长鑫存储（CXMT）。
由于西方制裁限制向中国出售先进的EUV芯片制造设备，中国的芯片设计人员越来越专注于半导体制造和设计的垂直维度。EUV光刻技术的主要优势在于，它能让制造商和设计师在硅片上打造出更精细的电路路径和水平分布的图案。
今年早些时候，华为发布了一项名为Tau Scaling的新芯片设计技术，引起了不小的轰动。该方案的核心是华为的LogicFolding架构，该架构将逻辑电路垂直折叠和堆叠，以降低电阻、改善连接性，甚至有望在2031年实现与标准1.4纳米芯片相当的性能和瞬态密度。这样一来，通过EUV缩小电路尺寸来提升晶体管密度的需求，便被对垂直堆叠的关注所取代。
该公司声称，循环两步蚀刻工艺可提升深度均匀性和高选择比，并表示已在“64层对”中实现均匀性。如今，中国北方华创发布的研究表明，中国可能在存储器制造领域采取类似方法。该研究描述了一种基于硅（Si）和硅锗（SiGe）层，在64层3D DRAM堆栈上进行均匀蚀刻的方法。在3D DRAM设计中，这两种材料交替堆叠，其间去除SiGe以在Si层之间留出空间，以便在所谓的“通道层”内布置字线、位线和栅极。
去除这些SiGe层的过程被称为蚀刻，北方华创在论文中声称克服了该工艺的传统局限。这些局限包括：蚀刻化学物质“侵蚀”相邻的Si层，破坏其均匀性；工艺副产物沉积在堆栈底部；以及化学物质难以到达底层。
克服这些难题，能让长鑫存储迈向3D DRAM和垂直制造，从而突破DUV设备在水平晶体管密度上所受的限制。上述问题分别被称为：对Si层造成损伤的“低选择性”，以及底部污染物堆积的“微负载效应”。克服这些问题可提升工艺的深度均匀性，即Si-Si层间间隙的尺寸。
在蚀刻技术方面，北方华创采用了两步工艺。第一步涉及向SiGe层发射不带电（电中性）的氟自由基。这确保了蚀刻材料仅针对SiGe，从而在Si层上形成一层精细的氟化锗保护膜。第二步是通过等离子体辅助吹扫步骤清除化学副产物，从而消除工艺中的微负载效应。
据该公司称，这一工艺使其能够实现大于500：1的Si对SiGe蚀刻选择比。这一比率意味着，对于位于两层Si之间、厚度为200纳米的夹层，SiGe层的蚀刻速度比Si层快500倍以上。
该公司表示，在实现该蚀刻速率的同时，Si层的损失小于10埃。最后，北方华创还声称结构均匀性大于95%，这意味着若顶层厚度为200纳米，则底层厚度至少为190纳米，且此结果“跨64层对”有效。
