台积电（TSMC）先进封装技术及服务副总裁何军近日透露，该公司部分CoWoS封装产品的良率已达到98%。据《工商时报》报道，何军详细说明，这一高良率主要应用于多款通过CoWoS封装的AI相关产品，所涉技术基于5.5倍光罩尺寸。
台积电高管称，计划到2029年将CoWoS技术扩展至14倍光罩尺寸
在AI芯片制造中，光刻仅仅是整个流程的一环，尽管它或许是最复杂的步骤之一。用于数据中心终端产品的制造，依赖多颗计算芯片与存储芯片在最终封装阶段拼接在一起。这一封装后的整体尺寸通常大于单颗芯片，台积电（TSMC）等行业厂商会使用数值术语来描述该封装的尺寸。
台积电最先进的CoWoS封装技术能够制造出比通过光刻工艺生产的单颗芯片大5.5倍的最终封装件。由于此工艺需要将多颗芯片拼接在一起，封装面积相对于芯片更大，也意味着终端产品出现缺陷的概率更高。常见的缺陷包括底部填充层中的气泡以及凸点偏移。
如今，台积电先进封装技术及服务副总裁何军已确认，其公司在通过CoWoS 5.5倍工艺组装的数款AI产品上实现了高达98%至99%的良率。据《工商时报》报道，台积电计划继续扩大其封装产能，并计划到2029年将技术扩展到14倍。
这位高管还讨论了企业在将封装产能扩展到光罩尺寸三倍以上时所遇到的问题。光罩尺寸决定了单芯片的单元尺寸，而如前所述，封装就是将多颗芯片拼接在一起。
何军指出，当封装尺寸超过3倍后，封装内芯片的耐热性及其他参数必须达到并超越汽车级标准。他补充道，芯片封装内的组件在开发阶段就必须准备好满足封装的机械、热力学及其他要求，以确保封装后的顺畅性能。
作者简介：Ramish是一位资深科技撰稿人和编辑，拥有超过十年的行业经验，专注于半导体制造和市场分析领域。凭借金融和供应链管理背景——拥有金融学学士学位以及麻省理工学院（MIT）供应链管理微硕士学位——Ramish将严谨的金融素养与深厚的行业洞察相结合，提供准确且权威的行业报道。
