中国台湾的台积电（TSMC）与位于台北的阳明交通大学（NYCU）合作，在下一代晶体管设计领域取得了关键性突破。台积电与阳明交大共同证明，与其专注于在晶体管沟道上沉积新材料，更好的方法是先在沟道材料上构造一层缓冲层，然后再覆盖绝缘材料，最后添加栅极来控制横跨晶体管的电子流。
台积电与阳明交大证明，在单层二硫化钼（MoS₂）沟道上沉积外延铝，可实现低散射的器件制备
当今大多数芯片依赖鳍式场效应晶体管（FinFET）或全环绕栅极晶体管（GaaFET）来传输和管理电流。这两种晶体管都是三维结构，依靠一个向上凸起的沟道，栅极环绕在沟道周围。这种设计增大了栅极与沟道之间的接触面积，从而能更好地控制电流。在晶体管中，沟道负责电流的流动，而栅极负责控制电流。
然而，芯片制造技术的进步——例如台积电这样的制造商能够将沟道厚度减薄至5纳米，并缩短沟道长度以便在芯片中塞入更多晶体管——却使得晶体管栅极难以控制电子流。
当沟道长度接近3纳米至5纳米时，栅极便无法有效控制电子流。同样，当沟道厚度低于约3纳米时，穿过沟道的电子会与栅极接触，从而增加电阻。
三星晶圆代工的示意图展示了晶体管从鳍式场效应晶体管到全环绕栅极晶体管，再到多桥沟道晶体管的演变过程。韩国公司的3纳米工艺将采用全环绕栅极晶体管技术，该技术是与国际商业机器公司合作开发的。
为了克服这些限制，芯片制造商一直在研究二维单层晶体管。由于这类晶体管仅有一个分子层厚，因此能实现更强的栅极控制和更低的电阻，同时芯片制造商可通过实现0.7纳米的沟道厚度和小于3纳米的沟道长度来提高芯片上的晶体管密度。
然而，材料的超薄特性也带来了新的挑战。对此类晶体管的研究发现，由于单层二硫化钼（MoS₂）沟道材料的特性，采用传统沉积技术制造栅极会导致沟道上的栅极介电层不均匀。之所以使用二硫化钼，是因为其天然的0.7纳米厚度以及支持更强的电流控制能力。相比之下，鳍式场效应晶体管大多使用硅锗（SiGe）作为沟道材料。
台积电和阳明交大的研究旨在克服在沟道上沉积栅极材料的局限性。具体来说，他们的研究聚焦于防止泄漏并实现电流控制的栅极介电层。与以往研究新型沉积方法或新材料的做法不同，他们转而采用一种超薄的外延铝层。研究人员通过沉积铝层来改造二硫化钼表面，并使其氧化形成0.42纳米厚的氧化铝层。该层形成后，再在顶部添加高介电常数的氧化铪栅极介电材料。
通过这种表面工程改造，研究人员证明，新方法能够在二硫化钼晶体管中实现更严密的电流控制和更低的电阻，其效果相当于1纳米厚的介电层。展望未来，该项研究为基础，他们希望通过采用大规模制造工艺，使该技术适合商业化生产。此外，研究团队还计划结合不同的二维材料组合来探索全环绕栅极晶体管架构。
