随着台积电（TSMC）的CoWoS先进封装产能严重受限，而英特尔（Intel）更为灵活的EMIB（嵌入式多芯片互连桥）正吸引越来越多的订单，这家台湾芯片制造商意识到，必须改变策略以保持竞争优势。据The Information报道，台积电已选择通过尝试复制英特尔先进封装创新方案中的某些要素来实现这一目标。
据悉，台积电内部将这一新的封装项目称为“准EMIB”，大量借鉴了英特尔的创新方案。
为了让不熟悉这一技术的读者了解背景，台积电的CoWoS-S（芯片-晶圆-基板）封装方案使用大面积、昂贵的硅中介层来连接处理器与高带宽内存（HBM）。这本质上是一层完整的硅中介层，在芯片整个底部表面布有均匀的微凸点阵列，作为互连介质。
台积电通过CoWoS-L改进了这一方案，完全摒弃了大规模连续硅中介层，改用灵活的、成本更低的重分布层（RDL）基板。此外，在这块基板下方，只有芯粒需要交换高密度数据的精确边界处，才嵌有微小的局部硅桥——即本地硅互连（LSI）。这种方法将硅的高速数据传输能力与有机重分布层基板的大面积、高性价比优势结合在一起。
即便如此，英特尔的EMIB在某些方面比台积电的CoWoS-L高效得多。它使用直接嵌入有机基板内部的微型硅“桥”，在单个处理器封装内连接多个硅芯片（芯粒），高密度微凸点仅放置在芯粒与桥相接的边缘处。
基本上，EMIB不是将信号通过大规模昂贵的硅层或覆盖整个芯片的重分布层进行路由，而是像一条局部微型高速公路，只在两颗芯片需要通信的地方设置连接。
要了解英特尔方案的内在效率，只需考虑一个事实：EMIB不依赖任何中间层。芯粒直接置于有机基板上，通过一次贴装工艺即可经由埋入式桥接器实现互连。
相比之下，台积电的CoWoS-L依赖一个完全独立的重分布层中介层，本地硅互连桥嵌在这个中间载体内部。这种“重分布层+桥”的三明治结构在传统圆形硅晶圆上制造，然后贴装到下方的有机基板上，需要两次不同的组装和贴装步骤。
此外，英特尔的下一代EMIB-T支持直接在嵌入式硅桥上钻孔形成硅通孔（TSV）。这些垂直布线通道允许电源和高速信号从芯片封装底部垂直向上传输，穿过桥接器，直接进入上方的处理器或内存，从而实现3D堆叠。
因此，台积电现在将英特尔的EMIB视为灵感来源并不令人意外。据The Information报道，台积电正与景硕科技（Kinsus Interconnect Technology）合作开发一种“类EMIB”封装方案。虽然目前细节还很少，但我们猜测，台积电可能希望完全抛弃重分布层，转而采用类似EMIB的硅桥方案。
由于台积电的CoWoS-L产能已售罄至2026年，甚至排到2027年，部分订单的交货周期长达78周，这家芯片制造巨头显然需要一种替代方案来防止英特尔抢占先机。
