Cadence（楷登电子） 宣布，其基于人工智能的数字与定制参考流程、工具及解决方案现已通过 Intel 18A-P 和 Intel 14A 工艺认证。
根据新闻稿，Cadence 基于 Intel 代工最新工艺设计套件（PDK）的 AI 驱动数字与定制参考流程、工具和解决方案，现已通过 Intel 18A-P 和 Intel 14A 技术认证。基于两家公司近期针对 Intel 18A 和 18A-P 优化的设计 IP 扩展，以及针对 Intel 14A 的多年设计技术协同优化（DTCO）协议，此项新认证为客户提供了一条可签核的路径，以便在 Intel 代工的前沿节点上部署先进的 AI、高性能计算（HPC）和移动 SoC。
Cadence 与 Intel 代工紧密合作，共同优化了工具、流程和方法论，以充分利用 Intel 18A、Intel 18A-P 和 Intel 14A 的技术创新，包括 RibbonFET 全环绕栅极晶体管，以及 PowerVia 和 PowerDirect 等先进的背面供电技术。通过将工艺能力与 Cadence 的智能体 AI 驱动 EDA 产品组合及高性能设计 IP 紧密结合，客户能够实现行业领先的功耗、性能与面积（PPA），同时降低设计风险和缩短上市时间。
这些新认证巩固了 Cadence 在 Intel 代工加速器生态系统联盟项目中的参与度。Cadence 作为创始成员，专注于为 Intel 代工先进节点和可互操作、可扩展的芯粒解决方案提供稳健的设计支持。Cadence 和 Intel 代工正共同努力，确保 AI 工厂、数据中心和移动领域的客户能够获得可加速创新的可签核流程、IP 和封装技术。
“在这个激动人心的 AI 时代，设计师们正在寻找新的方式来令产品脱颖而出，Intel 代工与诸如 Cadence 等生态系统合作伙伴的合作将帮助我们的客户将他们最宏大的想法变为现实，”Intel 公司代工服务高级副总裁兼总经理 Shawn Han（韩少华） 表示。“通过协同优化、经认证的设计流程和经硅验证的 IP，我们让客户更有信心能够在下一代 Intel 代工技术上开展设计，以实现其特定的功耗、性能和效率目标。”
经认证的数字与定制参考流程涵盖了 Cadence 全套 AI 驱动的实现、验证和签核解决方案，包括综合、布局布线、时序和功耗签核、物理验证、可靠性验证以及模拟/定制设计。这些流程针对 Intel 18A-P 和 Intel 14A 的 PDK 进行了调优，使设计团队能够通过经共同验证的可制造性、可靠性和良率流程，快速采用 Intel 代工的先进节点。
作为合作的一部分，Cadence 和 Intel 代工还共同开发了一个支持 Intel 代工嵌入式多芯片互连桥接（EMIB）和 EMIB-T 技术的先进封装参考设计流程。该工作流通过消除数据转换步骤、支持并行设计活动，并提供跨芯片和封装的早期热、信号完整性和电源完整性分析，简化了复杂多芯粒架构的集成。
此外，Cadence 和 Intel 代工已在 Intel 18A 上使用 Cadence 接口和内存 IP 对 IP 测试芯片进行了硅验证，证明了 Cadence IP、AI 驱动流程和 Intel 代工功耗优化工艺技术之间的稳健互操作性。该硅验证为 Intel 代工提供的各个节点上的客户提供了 IP 选择。
Intel 14A 采用 RibbonFET 2 和第二代全环绕栅极及背面供电技术 PowerDirect，预计在相同功耗下能提供比 Intel 18A 更高的性能，使其成为下一代 AI 加速器、云端与边缘 HPC、高端移动应用，并最终辐射到航空航天和政府级设计的引人注目的选择。
“AI、HPC、移动设备和先进系统创新的下一个时代，将取决于客户能否快速将大胆的架构构想转化为可靠的硅芯片，”Cadence 硅解决方案集团高级副总裁兼总经理 Boyd Phelps（博伊德·菲尔普斯） 表示。“我们与 Intel 代工的扩大合作，将 Cadence 的 AI 驱动 EDA 产品组合、稳健的协同优化认证流程与平台、硅验证 IP 以及先进封装流程，与 Intel 先进的工艺技术相结合，为设计团队提供了一个值得信赖的、可签核的路径，以在 Intel 18A-P 和 Intel 14A 上实现其功耗、性能和上市时间目标。”
Cadence 将在设计自动化会议（DAC）上展示经认证的 Intel 18A-P 和 Intel 14A 流程、DTCO 方法以及先进封装解决方案，其技术分会和演示将重点展示 AI、HPC 和移动市场的客户用例。对 Intel 14A 和先进封装项目的早期接触感兴趣的客户，被鼓励联系各自的 Cadence 和 Intel 代工代表。
