2026年，在国际电路与系统研讨会（ISCAS）上，华为（Huawei）的何庭波（He Tingbo）于主旨演讲“新半导体路径实践”中，展示了公司全新的逻辑折叠设计（LogicFolding Design）技术。由于无法获取专用的极紫外光刻设备，华为要保持芯片组竞争力，唯一出路便是在封装领域进行创新。该设计的优势包括晶体管设计密度惊人提升53.5%，以及频率提升12.7%，其余优势详述如下。
通过进一步创新，华为的目标是到2031年实现稳定的5.00千兆赫时钟频率，以及超过400兆晶体管/平方毫米的密度。
2026年，华为为其麒麟（Kirin）SoC设定的密度目标将提升至238兆晶体管/平方毫米，使时钟频率提升12.7%，这意味着性能核心将运行在3.10千兆赫。尽管考虑到高通（Qualcomm）据传正在测试其骁龙8 Elite Gen 6 Pro（Snapdragon 8 Elite Gen 6 Pro）于5.00千兆赫，这个频率相对较低，但相比于当前的麒麟930 Pro（Kirin 930 Pro）（其性能核心最高为2.75千兆赫），仍是一大进步。
华为的逻辑折叠设计还将P核效率提升了41%，大幅降低了即将推出的麒麟SoC的功耗。将这些改进特性与华为旗下Pura和Mate系列中应用的硅碳电池技术相结合，预计电池续航时间将实现令人瞩目的提升。
这家昔日中国巨头还表示，将持续每年改进其逻辑折叠设计，2031年的目标频率为5.00千兆赫，晶体管密度超过400兆晶体管/平方毫米。公司还指出，采用这种设计不仅能实现更优的晶体管密度缩放，还能使成本降低30%。
成本节省这一点引起了我们的关注，因为华为将在坚持使用较旧的深紫外光刻设备的同时引入这种封装。要实现5纳米芯片光刻，深紫外光刻设备需采用多重图案化技术，而这种技术成本高昂且会导致大量晶圆缺陷。考虑到这些权衡，华为可能会通过其新封装带来一定成本节省。我们固然期待这些创新，但只有时间能证明这些数字的真实性，敬请期待。
