台积电（TSMC）已公布其截至2029年的最新技术路线图，计划在2029年前推出A13和A12等先进制程。台积电因成本限制不愿使用ASML先进EUV光刻机，专注通过A13及A12工艺在2029年实现芯片微缩。
在台积电2026年北美技术研讨会上，该公司展示了其最新路线图，其中包含一些重大更新。这些新制程将提供进一步的改进，例如面积尺寸的缩减以及新技术的应用。
从路线图本身开始，继其N2制程技术（预计今年在首批产品中实现量产）之后，台积电将继续开发先进制程节点，如计划于2026年推出的N2P/N3A、2027年的N2X/A16、2028年的A14/N2U，以及2029年的A13/A12。在台积电开发这些高端制程的同时，该公司还将提供面向主流应用的优化技术，例如预计于2026年推出的N3C，以及同时覆盖高端和主流应用的N2U。
今天，台积电预览了其A13（1.3nm）制程技术，这是A14节点的微缩版本。与A14相比，该节点可节省6%的面积。通过A13，台积电承诺为其客户提供更紧凑、更高效的设计。A13将成为高性能计算（HPC）、人工智能（AI）和移动应用的主要节点。除了面积微缩之外，A13节点还提供与A14的完全向后兼容性。该节点将于2029年，即A14（1.4nm）之后一年，进入生产阶段。
大约在同一时间，台积电还计划推出其A12（1.2nm）节点，这是A14节点的进一步增强版本。A12节点利用了台积电的超级电源轨（Super Power Rail）技术来实现背面供电，计划于2029年投入生产。
对于其N2（2nm）平台，台积电将引入一个名为N2U的新节点，该节点可提供2-4%的速度提升，或在相同性能下功耗降低8-10%。与N2P相比，该节点的逻辑密度将提升1.02-1.03倍，并被定位为人工智能、高性能计算和移动应用的均衡选择。由于它建立在N2平台之上，因此将是一个更成熟的工艺，良率更高，并计划于2028年准备就绪投入生产。
除此之外，台积电还披露了一系列正在开发中的先进封装解决方案，例如3D硅堆叠（3D Silicon Stacking）和3D Fabric（3D Fabric）。
其广受欢迎的CoWoS（Chip-on-Wafer-on-Silicon）封装技术现在能够生产5.5倍光罩尺寸的产品，并且该公司正致力于开发更大尺寸的产品。一种14倍光罩尺寸的CoWoS芯片解决方案，可集成10个计算芯片和20个高带宽内存（HBM）堆叠，已计划于2028年投入生产。该公司将在2029年通过40倍光罩尺寸的SoW-X技术进一步扩大其能力。
OpenAI最近公开了一项专利，利用嵌入式互连桥接技术来制造大型芯片，从而绕过了当前CoWoS和2.5D封装技术的限制。因此，看看封装领域未来将如何发展，将会很有趣。
台积电还在其最先进的技术平台上提供台积电-SoIC（TSMC-SoIC）3D芯片堆叠技术，A14对A14的SoIC计划于2029年投入生产。与N2对N2的SoIC相比，它将提供1.8倍的芯片到芯片I/O密度，支持更高的数据传输带宽。
台积电的紧凑型通用光子引擎（TSMC-COUPE）将迎来一个关键里程碑，一种采用衬底上COUPE（COUPE on substrate）技术的真正共封装光学解决方案将于2026年开始生产。通过将COUPE光学引擎直接集成到封装内部，与电路板上的可插拔版本相比，台积电实现了2倍的能效提升和10倍的延迟降低。该技术采用200Gbps微环调制器，是一种高度紧凑且节能的解决方案，用于在数据中心内的机架之间传输数据。
台积电还强调，在2029年之前，它将避免使用ASML的先进极紫外（EUV）光刻机。其原因并非这些机器不必要，而是它们是创造下一代技术所必需的设备。
“每当我们看到高数值孔径（High-NA）能提供有意义、可衡量的好处时，我们就会采用它。对于A14，我之前提到的改进在不使用高数值孔径的情况下就已经非常显著。因此，我们的技术团队继续寻找方法，在延续当前EUV寿命的同时，收获微缩带来的好处。”——张凯文（Kevin Zhang），台积电高级副总裁。
但目前，由于各公司正将投资重点转向建设新晶圆厂以满足蓬勃的人工智能需求，ASML先进光刻设备的成本实在过高。因此，这项在下一代技术上的昂贵投资将不得不等待，但台积电将继续使用现有的EUV光刻机来生产其即将推出的、经过优化且高效的节点，例如上述的A13和A12。
