英特尔代工厂本周发布了一份宣传文件，旨在详细介绍其面向AI和HPC应用的前沿前端与后端产品，并展示了其“AI芯片测试载体”，用以展示公司当前的封装能力。实际上，它们相当令人印象深刻，因为公司正在展示一个8倍光罩尺寸的系统级封装，该封装包含四个逻辑芯片块、12个HBM4级堆栈和两个I/O芯片块。更重要的是，与上个月展示的包含16个逻辑芯片块和24个HBM5堆栈的庞大概念不同，这个版本是目前实际可制造的。
首先，必须指出的是，英特尔代工厂展示的并非一个可工作的AI加速器，而是一个“AI芯片测试载体”，用以展示未来的AI和HPC处理器如何在物理上构建（或者说组装）。在很大程度上，公司正在展示其完整的构建方法，该方法将大型计算芯片块、高带宽内存堆栈、超高速芯片间互连链路以及新型供电方案结合到一个可制造的封装中。这个封装与台积电目前提供的方案有显著不同（下文详述）。简而言之，这个概念表明下一代重型AI处理器是多芯片设计，而英特尔代工厂能够制造它们。
该平台的核心是四个据称基于英特尔18A工艺技术制造的大型逻辑芯片块（因此具备RibbonFET全环绕栅极晶体管和PowerVia背面供电技术），两侧是HBM4级内存堆栈和I/O芯片块，并且很可能通过直接嵌入封装基板中的EMIB-T 2.5D桥接技术连接在一起。英特尔使用EMIB-T，该技术在桥接器中增加了硅通孔，使得电力和信号可以垂直和横向传输，从而最大化互连密度和供电能力。从逻辑上讲，该平台设计用于运行在32 GT/s及以上的UCIe芯片到芯片接口，这些接口似乎也用于连接推测为C-HBM4E的堆栈。
该测试载体也预示了英特尔向垂直集成发展的动向。公司的路线图包括专门为芯片块开发的英特尔18A-PT工艺技术，该技术可在顶部堆叠其他逻辑芯片或内存，因此必须具备背面供电、穿透式硅通孔和混合键合特性。在“AI芯片测试载体”的案例中，18A-PT基础芯片位于18A/18A-P计算芯片之下，要么充当大型缓存，要么执行一些额外工作。为了垂直连接芯片块，英特尔使用其Foveros系列——Foveros 2.5D、Foveros-R和Foveros Direct 3D——封装技术，以实现有源芯片之间的细间距铜对铜键合。这些方法与EMIB桥接技术一起，使英特尔能够构建一种混合横向与垂直的组装体，英特尔将其定位为大型硅中介层的替代方案，具有更高的晶圆利用率和良率。
对于多芯片AI和HPC加速器而言，供电是主要的设计约束。为此，英特尔的平台应该能够结合所有英特尔最新的电源相关创新，包括PowerVia、片上Omni MIM电容器、EMIB-T中的桥接级去耦、基础芯片eDTC和eMIM-T电容器，以及嵌入式CoaxMIL电感器，以支持位于每个堆栈下方和封装本身下方的“半”集成电压调节器（这与台积电CoWoS-L中作为中介层一部分的IVR不同）。这种分层网络旨在支持生成式AI工作负载的快速电流波动，而不会使电压裕度崩溃，并在需要时提供最大限度的洁净电力。
展示“AI芯片测试载体”是英特尔吸引客户的一种方式。然而，公司代号为Jaguar Shores的AI加速器（定于2027年推出）是否会使用英特尔今天展示的架构，仍有待观察。
