SK海力士在消费电子展上展示了业界首款16层堆叠的HBM4内存封装，重点突出了其MR-MUF成型技术才能实现的密度，以及HBM4的2048位接口。SK海力士的HBM4内存堆栈据称运行速度为10 GT/s，比官方JEDEC标准快25%。与此同时，像英伟达这样的采用者希望，在横向扩展部署中为额外性能（如果客户愿意）以及在超大规模应用中的性能效率都留出余量。
HBM3/HBM3E和HBM4拥有相同的约10.5 × 12.0 毫米封装尺寸，但HBM4允许更高的堆叠——16层堆叠可达约950微米，而12层堆叠的HBM3约为750微米——同时封装了密度高得多的I/O和电源凸点。在封装方面，该公司继续采用其先进的批量回流成型底部填充技术：多个内存芯片安装在基板之上，并在单一回流步骤中进行键合，然后在DRAM层、基础芯片和基板之间用模塑材料进行封装。
观察HBM4和HBM3E的背面，即使抛开总引脚数不谈，它们之间的差异也变得显而易见。HBM3E和HBM4具有相同的尺寸/封装面积，因此背面确实显示出一个密度更高、排列更均匀的BGA引脚阵列，在整个封装面积上凸点密度明显更高。这并不特别令人惊讶，因为从1024位到2048位的I/O跃升带来了明显的代价，需要显著增加信号凸点以及额外的电源和接地引脚，以支持更高的带宽和更严格的信号完整性余量。相比之下，HBM3E的背面凸点布局较为稀疏，区域之间有更明显的分隔，这与其1024位接口和较低的总体I/O需求相符。
与此同时，与较不先进的内存类型相比，HBM4的电源传输和接地触点也明显不同。或许HBM4将其背面面积中更大一部分分配给了电源和接地凸点；它们在封装上的分布更加均匀，考虑到所列出的能力，这可以在高达每标准8 GT/s或10 GT/s的数据速率下降低噪声和IR压降。
然而，我们这里的推测可能纯粹基于HBM3E电源引脚较少且在I/O和电源区域之间显示出更清晰分区这一事实。实际上，即使没有精确的规格，仅从背面就可以看出，HBM4是为高得多的I/O带宽和电源传输要求而设计的。
无论如何，这些HBM4模块使用了基于成熟的1b纳米工艺制造的定制DRAM芯片，以结合大尺寸DRAM芯片、低缺陷密度、减少的变异性和最终的高良率，这使得它们更便宜，但很难估计这种较低的成本如何能传导到最终用户。
