台积电（TSMC）在其欧洲开放创新平台论坛上展示的一张幻灯片，阐明了其预计于2028年推出的A14（1.4纳米级，正面供电）制程相较于其直接前代技术的优势。事实证明，与N2（2纳米级，正面供电）相比，A14在相同功耗和复杂度下性能提升16%，在相同时钟频率和复杂度下功耗降低27%。然而，要充分释放下一代制造技术的全部潜力，芯片设计者可能需要使用更智能的电子设计自动化工具。
当晶圆厂宣布新的制程技术时，通常会披露一系列显示代际相对差异的特性。随着生产节点开发的推进，芯片制造商往往会获得更多关于其能力的数据，从而逐步明确其特性。台积电的A14正是如此。此前，该公司表示，与N2相比，它在相同功耗和晶体管数量下性能提升10%至15%，在相同时钟频率和复杂度下功耗降低25%至30%，并且“混合芯片”晶体管密度提高约20%。从幻灯片来看，新节点的性能提升略高于预期，但在功耗方面仍处于预测区间的中点。
台积电展示这张幻灯片是为了展示其制程技术的可扩展性，这是其更广泛努力的一部分，旨在表明摩尔定律尽管放缓并面临严峻挑战，但仍然非常活跃。同时，该幻灯片仅列出了主要的主流节点，省略了N3B（主要由苹果和英特尔使用）以及节点间更新，如N3P和N2P。虽然提及N3X、N2X和A16是合理的，因为这些制造技术针对特定应用，但缺少节点间更新在一定程度上模糊了它们的重要性及其通常会带来的进步，从而突出了多年来取得的增量改进。
根据幻灯片，从N7（2018年节点）升级到A14（2028年节点），在相同功耗水平下性能提升至1.83倍，能效提升至4.2倍，这看起来令人印象深刻。不过，这两种技术之间相隔了十年。台积电还指出，每个新的主要制程世代相比前一个节点可带来约30%的功耗降低。相比之下，主要节点的性能提升则限制在15%至18%，这在一定程度上突显了台积电在设计这些制造技术时，功耗是更为关注的焦点。
有趣的是，除了台积电节点本身提供的改进之外，还有其他方法可以提升设计的能效。例如，芯片设计者可以使用人工智能增强的Cadence Cerebrus AI Studio和Synopsys DSO.ai自动布局布线电子设计自动化工具。这些工具利用强化学习，在制造技术和布局中探索更广泛的优化空间，并自动调整设计参数和版图规划，以改善性能、功耗和面积。
根据幻灯片，这种方法通过优化的自动布局布线流程可节省5%的功耗，通过优化的金属方案可额外改善2%，总计节省7%的功耗，这与台积电通过节点间改进所能实现的水平相当。当然，对此类承诺应持保留态度，因为并非所有设计都能优化到这种程度。尽管如此，不可否认的是，电子设计自动化工具，尤其是更智能的自动布局布线工具，正在利用现代制造技术实现更高性能和更低功耗方面发挥着越来越大的作用。
