AMD已计划在Zen 6架构中通过D2D互连技术实现巨大提升，而有趣的是，这一技术的雏形已在Strix Halo APU中初现端倪。
在深入探讨之前，必须肯定High Yield在发现Strix Halo的D2D互连变革方面所做的努力，这确实是个激动人心的发现。虽然AMD可以依靠工艺进步、重构小芯片设计等手段提升性能，但自Zen 2以来，其D2D（芯粒间）互连技术始终沿用相同方案。不过这一局面或将随着Zen 6处理器改变——值得注意的是，Strix Halo APU中已显现出“Zen 6技术基因”。
当前互连技术的工作原理是：AMD通过CCD边缘芯片上的“SERDES PHY”实现芯粒通信。该技术让高速串行链路能够穿越有机基板与I/O/SoC芯片交互。SERDES作为串行器/解串器，主要将来自各个CCD的并行数据流转换为串行比特流，并在封装内传输——因为仅靠传统基板布置数百根铜线连接芯粒并不现实。
在接收端，解串器会将串行比特流还原为架构数据。若您质疑SERDES效率不足，您的判断完全正确：串行化/解串化过程需要消耗能量用于时钟恢复、均衡和编解码；其次，数据流转换还会增加两端D2D通信的延迟，这正是现有技术的缺陷。
当D2D通信仅限于传统芯片时，SERDES尚可胜任。但随着NPU的加入，AMD等企业需要更稳定、低开销的存储器与CCD带宽。通过Strix Halo，AMD重构了Zen 6芯片的通信方式——采用台积电InFO-oS（集成扇出型基板）技术与重布线层（RDL）相结合的实现方案。
为解决数据流转换的开销问题，AMD在Strix Halo的RDL中介层内布置了多组细短并行导线。InFO-oS技术在硅芯片与有机基板间布设线路，使得CPU架构可通过宽并行端口通信。High Yield通过观察到Strix Halo呈现矩形微小焊点阵列（典型扇出实施方案），以及大型“SERDES”模块被移除的现象，推断出这项新技术。
新方案由于取消串行化/解串化过程，成功降低功耗与延迟需求。更重要的是，通过增加CPU架构的端口数量，整体带宽得以扩展。但扇出方案也存在挑战：多层RDL的设计复杂性，以及因芯片下层空间布满扇出布线而需要重新规划布线优先级。
无论如何，AMD在Strix Halo中展现的D2D互连技术令人惊叹，预计该方案将延续至Zen 6 CPU。再次感谢High Yield这一卓越发现。
