日本半导体企业Rapidus在其2纳米制程研发中取得重大进展。最新数据显示，其2HP工艺的逻辑密度首次曝光，达到237.31 MTr/mm²，与台积电（TSMC）的N2工艺（236.17 MTr/mm²）基本持平，并显著领先于英特尔（Intel）18A工艺的184.21 MTr/mm²。这表明Rapidus有望在2纳米竞赛中成为台积电的强大竞争对手。
为实现这一逻辑密度，Rapidus采用了高密度（HD）单元库，单元高度为138单位，基于G45间距。与台积电N2类似，2HP同样采用高密度风格单元，专注于最大化逻辑密度，预计最终产品晶体管数量也将相近。
尽管英特尔的节点尺寸更小，但其18A密度较低主要源于高密度库基准测试及背面供电网络（BSPDN）对正面金属层的占用。由于英特尔更注重能效指标，高密度并非其首要目标，且18A工艺主要供内部使用。
Rapidus的突破性进展得益于其独特的单晶圆前端处理技术，该技术专注于小批量生产优化并将改进方案规模化应用。公司计划于2026年第一季度向客户提供2纳米工艺设计工具包（PDK），基于现有数据，该节点技术前景可观。
