2017年，比利时微电子研究中心（imec）推出叉片晶体管（forksheet transistor）作为全环绕栅极晶体管（GAA）的自然延伸。但在2025年超大规模集成电路研讨会上，imec最新报告指出该结构在大规模量产方面存在疑虑。为此，这家研究巨头开发了新一代尖端叉片晶体管设计方案，为晶体管技术的持续演进铺平道路。
imec研究人员在论文中提出名为“外壁叉片”（outer wall forksheet）的新型晶体管布局，预计将从A10制程节点（1纳米/10埃）延续应用到A7世代。这类外壁叉片晶体管的量产经验，将为下一代互补场效应晶体管（CFET）的生产提供重要参考。
全球芯片制造巨头英特尔（Intel）、台积电（TSMC）和三星（Samsung）正通过18A、N2和SF3E制程技术，从鳍式场效应晶体管（FinFET）转向GAA晶体管。GAA结构让电流在水平堆叠的硅层中流动，四周被栅极材料包围，从而减少漏电现象。这种设计在性能功耗控制及单元尺寸微缩方面更具优势，但imec指出该技术难以延续三代以上。
下一代CFET架构采用n型与p型晶体管的垂直堆叠，理论上能在单晶体管占位面积内容纳两个晶体管，同时提升性能并降低功耗。但由于CFET制造难度极高，imec等研究机构计划将叉片晶体管作为GAA向CFET过渡的中间方案。
不过2017年提出的初代叉片设计在制造成本和良率方面面临挑战。imec最新改进的外壁叉片设计在保持性能优势的同时显著提升了可制造性。未来十年量产该型晶体管的经验，将直接推动CFET技术的最终落地。
叉片晶体管本质是通过在晶体管通道间（或旁侧）设置介质隔离墙，使n型和p型器件能以更紧密的间距排布且互不干扰。这种设计复用现有纳米片工艺步骤，能实现更紧凑的布局。初代“内壁叉片”设计将隔离墙置于标准单元内部，虽理论上可行，但实际面临诸多制造难题：为实现90纳米单元高度，隔离墙需缩减至8至10纳米；且前置的隔离墙需承受后续所有工艺步骤的侵蚀，对材料提出极高要求。
imec工程师因此重新设计出“外壁叉片”方案：将隔离墙移至相邻标准单元边缘，宽度可放宽至15纳米且不影响单元高度。新设计允许在源/漏极形成等关键步骤后再构建隔离墙，避免早期工艺损伤，并能采用成熟的二氧化硅材料和设备。虽然晶体管密度可能略受影响，但其可制造性和性能优势更为显著。
流程顺序调整带来两大核心优势：一是简化制造工艺，栅电极可直接连接两类晶体管而无需跨越隔离墙；二是通过最终步骤中对隔离墙的微调，使栅极能包裹更大比例的通道。模拟显示去除5纳米隔离墙可使驱动电流提升约25%。此外，新设计能更有效地向通道施加机械应力：早期步骤中的保护性掩模为后续源/漏极区域的应变材料（如p型器件的硅锗合金）提供连续晶体模板，直接将压应力传导至通道，提升空穴迁移率与驱动电流。
imec的模拟测试验证了显著效益：在A10节点静态存储单元中，新型布局较A14纳米片设计减少22%面积；振荡器测试显示，在施加完整应变时，其性能持平或超越A14及2纳米设计。值得注意的是，叉片晶体管的制造经验与CFET开发高度关联——虽然CFET采用垂直堆叠而非并排布局，但基础工艺技术相通。imec正研究如何将该布局方案适配于未来CFET设计，认为其最新叉片设计有望成为垂直器件架构的过渡阶梯。
