华为近日申请了一项四芯粒（quad-chiplet）设计专利，这项技术或将应用于其下一代人工智能加速器昇腾（Ascend）910D。虽然华为的四芯粒方案明显借鉴了英伟达（Nvidia）在Rubin Ultra处理器上的设计思路，但专利文件中更引人注目的是其先进封装技术规划——这些创新或将使华为具备挑战行业龙头台积电（TSMC）封装技术的能力，从而更快突破美国制裁封锁，追赶英伟达AI GPU的性能表现。
专利文件详细阐述了四芯粒处理器的制造工艺。虽然无法确认该设计就是昇腾910D，但结合当前芯片行业的内部消息，多方证据表明四芯粒架构的910D正在研发中。更值得玩味的是，专利中展示的计算芯粒互连技术采用了类似“桥梁”的先进设计（类似于台积电CoWoS-L或英特尔EMIB结合Foveros 3D的三维封装），而非简单的中介层（interposer）连接。而为AI训练设计的处理器通常需要搭载多组HBM级内存模块，这些模块可能仍会采用中介层互连方案。
尽管中芯国际（SMIC）和华为在光刻技术方面仍处落后，但其封装技术已逼近台积电水准。这一关键突破将帮助中国企业规避美国尖端芯片制造禁令的影响——通过先进封装技术整合多个成熟制程的芯粒，最终实现接近甚至媲美尖端制程芯片的性能表现。
根据业内推测，单芯粒设计的昇腾910B芯片面积约为665平方毫米，因此四芯粒设计的910D核心区可能达到2660平方毫米（需注意这是理论推算）。若每颗910B搭载的4个HBM芯粒（假设单个面积为85平方毫米）等比例扩展，910D将包含16个HBM存储堆栈，仅DRAM部分面积就高达1366平方毫米。综合估算显示，制造昇腾910D至少需要4020平方毫米的硅片面积，按照台积电标准相当于5个EUV光罩尺寸（858平方毫米）——这种级别的封装技术台积电计划到2026年才能实现量产。
今年四月首次传出华为研发四芯粒AI加速器910D的消息时，业界还持保留态度。但随着更多证据浮现，这款旨在单GPU封装性能上超越英伟达H100的处理器确在开发中。当然我们仍需保持审慎，毕竟并非所有专利申请都会转化为实际产品。
除910D外，消息称华为还在研发代号昇腾920的后续处理器，原定目标是抗衡英伟达H20。虽然这个命名体系略显混乱，但相关报道仍具参考价值。
