阿斯麦（ASML）Twinscan EXE:5000设备重达150吨，价格约为人民币27.4亿至28.9亿元（约合3.8亿至4亿美元），是前代Low-NA机型的两倍。今年早些时候的SPIE会议上，IBM公布的模拟数据显示：当用一次High-NA曝光替代三至四次Low-NA曝光时可实现成本节省。例如，四重自对准图形的成本是单次High-NA曝光的1.7至2.1倍；但若仅替代两次Low-NA曝光，High-NA成本反而高出2.5倍。这意味着仅当能消除三次以上曝光时，High-NA才具经济优势。这预示着行业需在Low-NA EUV需三重或四重图形化时采用High-NA技术才能获得实质收益，具体取决于未来制程技术的演进路线。
英特尔认为这一转折可能早于预期。今年SPIE高级光刻会议上，该公司通过成像结果、经济性对比及制程替代方案分析，勾勒出2025年High-NA EUV的技术定位。在金属层加工中，英特尔用单次High-NA曝光替代了原先需三次Low-NA曝光及约30道工序的方案，可降低复杂互连结构的成本与缺陷率。接触孔测试中，尽管使用早期测试版光罩，High-NA的良率已与传统多重图形化工艺持平。这表明High-NA EUV在技术层面已能应对未来节点的关键层挑战。英特尔计划在其14A（1.4纳米级）制程中选择性应用该技术，不过生态系统成熟度可能影响实施进度。作为生态建设主导者，英特尔具备先发优势。
并行开发战略
通过抢先部署两台Twinscan EXE:5000设备，英特尔在工艺数据积累与量产验证方面领先业界。该公司打破常规，跳过了阿斯麦工厂的设备认证环节，直接在其俄勒冈州希尔斯伯勒的D1D晶圆厂完成组装调试，并已完成超3万片晶圆曝光，成为该平台经验最丰富的使用者。
但新设备的运行还涉及光刻胶、光罩及光学邻近校正（OPC）软件等配套开发。英特尔采用并行开发策略以配合2026年量产14A节点的紧迫时间表。早在High-NA设备运行前，该公司就通过传统EUV设备的模拟曝光优化模型，使得设备启用后能立即投入试产。结果超出预期：光源功率达目标值的110%（阿斯麦设备首发纪录），套刻精度达0.6纳米（与成熟Low-NA系统相当）。目前英特尔已在生产级光罩、光刻胶等High-NA EUV生产链环节取得突破，但行业应用障碍不仅存在于工程技术，更涉及基础设施建设的巨额投资与使用场景的经济性考量。
量产化瓶颈
High-NA EUV因投影光学系统数值孔径增大，曝光场尺寸缩减至26毫米×16.5毫米（Low-NA为26毫米×33毫米），这对GPU/CPU等大芯片构成挑战。超过13×26毫米的芯片需采用重叠曝光（缝合场）或多芯片设计，这会引入对准误差风险与良率损失。同时，单次曝光芯片数量减少导致晶圆产能下降。阿斯麦提议通过加速晶圆台运动来补偿，而英特尔则创新性提出采用6×12英寸大光罩（行业标准为6×6英寸），使单次扫描可曝光完整26毫米×33毫米区域。但此方案需重构从基板制备到晶圆厂整合的整个光罩供应链，阿斯麦虽进行内部研究但尚未承诺商业化。
光刻胶方面，英特尔SPIE报告显示金属氧化物光刻胶因分辨率、线边缘粗糙度等优势成为High-NA首选，其耐蚀刻性更适合High-NA光学系统的浅焦深要求。应用方式上，旋涂湿法工艺与干法沉积工艺正展开竞争。
未来展望
尽管英特尔计划将High-NA EUV用于14A节点，但该公司承认仅用Low-NA EUV（配合多重图形化）亦可实现该制程。行业普遍预测该技术的大规模应用可能推迟至1.0纳米级时代，待成本降低与基础设施升级后全面铺开。目前英特尔的早期投入为其积累了关键技术诀窍，将在技术成熟过程中保持战略优势。
